Khác biệt giữa bản sửa đổi của “RAM tĩnh”
Nội dung được xóa Nội dung được thêm vào
Dòng 7:
Mỗi [[bit]] trong 1 thanh SRAM được chứa trong 4 [[tranzito|transistor]] tạo thành 2 cặp chéo nhau. Ô chứa này có 2 trạng thái '''0''' và '''1'''. Ngoài ra còn 2 [[tranzito|transistor]] được sử dụng điều khiển quyền truy cập tới 1 ô nhớ trong quá trình đọc và ghi. Tổng cộng, cần 6 [[tranzito|transistor]] để chứa 1 [[bit]] bộ nhớ.
Truy cập tới cell được kích hoạt bởi word line (WL ở trong hình) vốn điều khiển 2 transistor ''truy cập'' M<sub>5</sub> và M<sub>6</sub>, và khi tới lượt, điều khiển cho tới mỗi cell sẽ được kết nối tới các [[đường bit]]: <span style="border-top: 1px solid">BL</span> và BL. Đường bit được sử dụng
Kích thước của một bộ nhớ SRAM với ''m'' đường địa chỉ và ''n'' đường dữ liệu là 2<sup>''m''</sup> từ, tức 2<sup>''m''</sup> × ''n'' bit.
| |||