Khác biệt giữa bản sửa đổi của “RISC-V”

n
Trang web RISC-V có thông số kỹ thuật cho các hướng dẫn người dùng và thông số sơ bộ cho bộ hướng dẫn đặc quyền cho mục đích chung, để hỗ trợ các hệ điều hành.<ref>{{Chú thích web|url=https://riscv.org/|title=RISC-V The Free and Open Instruction Set|author=<!-- Unstated -->|website=RISC-V Foundation|accessdate =ngày 11 tháng 11 năm 2016}}</ref>
 
Có một số thiết kế CPU RISC-V có nguồn mở, bao gồm Berkeley Out of Order Machine (BOOM - Máy Không Theo Thứ Tự) [[64-bit|64 bit]],<ref>{{Chú thích web|url=https://github.com/ucb-bar/riscv-boom/commits/master?after=krZMYRRfnH3CuABbJBwUBMFbUg4rMzQ%3D|title=riscv-boom|author=Celio|first=Christopher|website=GitHub|publisher=Regents of the University of California|accessdate =ngày 11 tháng 11 năm 2016}}</ref> 64 bit Rocket,<ref>{{Chú thích web|url=https://github.com/ucb-bar/rocket-chip|title=rocket-chip|author=Asanović|first=Krste|authorlink=Krste Asanović|website=GitHub|publisher=The RISC-V Foundation|accessdate =ngày 11 tháng 11 năm 2016|display-authors=etal}}</ref> năm thiết kế CPU Sodor [[32-bit|32 bit]] từ Berkeley,<ref>{{Chú thích web|url=https://github.com/ucb-bar/riscv-sodor|title=riscv-sodor|author=Celio|first=Christopher|website=GitHub|publisher=Regents of the University of California|accessdate =ngày 11 tháng 11 năm 2016}}</ref> picorv32 của Clifford Wolf, Scr1 từ Syntacore, PULPino (Riscy và Zero-Riscy) từ ETH Zürich/Đại học Bologna,<ref name="pulpino">{{Chú thích web|url=https://www.pulp-platform.org/|title=PULP: Parallel Ultra Low Power|author=Traber|first=Andreas|publisher=ETH Zurich, University of Bologna|accessdate =ngày 5 tháng 8 năm 2016|display-authors=etal}}</ref> và những bản khác. CPU Sodor ba giai đoạn xuất hiện apt cho một CPU nhúng nhỏ. Rocket có thể phù hợp với máy tính trung gian nhỏ gọn, công suất thấp như thiết bị cá nhân. BOOM sử dụng phần lớn cơ sở hạ tầng được tạo cho Rocket và có thể sử dụng được cho các [[máy tính cá nhân]], siêu máy tính và quy mô kho. Cả picorv và Scr1 đều là các triển khai RV32IMC của [[Vi điều khiển|đơn vị vi điều khiển]] 32 bit (MCU) trong Verilog. Các lõi trong PULPino triển khai một ISA RV32IMC đơn giản cho các bộ điều khiển vi mô (Zero-Riscy) hoặc một RV32IMFC mạnh hơn với các phần mở rộng DSP tùy chỉnh để xử lý tín hiệu nhúng.
 
Phần mềm thiết kế bao gồm một trình biên dịch thiết kế, Chisel,<ref name="chisel">{{Chú thích web|url=https://chisel.eecs.berkeley.edu/|title=Chisel: Constructing Hardware in a Scala Embedded Language|website=UC Berkeley|publisher=Regents of the University of California|accessdate =ngày 12 tháng 2 năm 2015}}</ref> có thể giảm các thiết kế thành Verilog để sử dụng trong các thiết bị. Trang web này bao gồm dữ liệu xác minh để thử nghiệm triển khai cốt lõi.
 
Các công cụ phần mềm RISC-V có sẵn bao gồm chuỗi công cụ [[Bộ trình dịch GNU|GNU Compiler Collection]] (GCC) (với GDB, trình gỡ lỗi), chuỗi công cụ LLVM, trình giả lập OVPsim (và thư viện Mô hình bộ xử lý nhanh RISC-V), trình giả lập Spike và trình giả lập trong QEMU.
 
Hỗ trợ hệ điều hành tồn tại cho nhân [[Linux]], [[FreeBSD]] và NetBSD, nhưng các hướng dẫn chế độ giám sát không được chuẩn hóa {{Tính đến|2019|03|14}},<ref name="isapriv"/> vì vậy hỗ trợ này là tạm thời. [[Porting|Port]] cho FreeBSD sơ bộ cho kiến trúc RISC-V đã được cập nhật vào tháng 2 năm 2016 và được port trong FreeBSD 11.0.<ref name="freebsdriscv"/><ref name="freebsdriscv-committed"/> Các port của [[Debian]]<ref>{{Chú thích web|url=https://groups.google.com/a/groups.riscv.org/forum/#!msg/sw-dev/u4VcUtB9r94/4HiFYBhXAAAJ|title=Debian GNU/Linux port for RISC-V 64|author=Montezelo|first=Manuel|website=Google Groups|accessdate =ngày 19 tháng 7 năm 2018}}</ref> và [[Fedora]]<ref>{{Chú thích web|url=https://fedoraproject.org/wiki/Architectures/RISC-V|title=Architectures/RISC-V|website=Fedora Wiki|publisher=Red Hat|accessdate =ngày 26 tháng 9 năm 2016}}</ref> đang ổn định. Một port của Das U-Boot cũng có sẵn.<ref>{{Chú thích web|url=https://groups.google.com/a/groups.riscv.org/forum/#!topic/sw-dev/j63wzz2ylY8|title=U-Boot port on RISC-V 32-bit is available|author=Begari|first=Padmarao|website=Google Groups|publisher=Microsemi|accessdate =ngày 15 tháng 2 năm 2017}}</ref> UEFI Spec v2.7 đã xác định ràng buộc RISC-V và một port [[UEFI|TianoCore]] đã được thực hiện bởi các kỹ sư HPE<ref>{{GitHub|HewlettPackard/RiscVEdk2}}</ref> và dự kiến sẽ được đưa lên upstreamedluồng trên. Có một port sơ bộ của hạt nhân seL4.<ref>{{Chú thích web|url=https://docs.sel4.systems/Hardware/RISCV.html|title=RISC-V, seL4|author=Almatary|first=Hesham|website=seL4 Documentation|publisher=Commonwealth Scientific and Industrial Research Organisation (CSIRO)|accessdate =ngày 13 tháng 7 năm 2018}}</ref><ref>{{Chú thích web|url=https://github.com/heshamelmatary|title=heshamelmatary|author=Almatary|first=Hesham|website=GitHub|accessdate =ngày 13 tháng 7 năm 2018}}</ref> Một trình giả lập tồn tại để chạy hệ thống RISC-V Linux trên [[trình duyệt web]] bằng [[JavaScript]].<ref>{{Chú thích web|url=https://riscv.org/software-tools/riscv-angel/|title=ANGEL is a Javascript RISC-V ISA (RV64) Simulator that runs riscv-linux with BusyBox.|website=RISCV.org}}</ref> Hex Five đã phát hành Stack IoT bảo mật đầu tiên cho RISC-V với sự hỗ trợ [[FreeRTOS]].<ref>{{Chú thích web|url=https://hex-five.com/first-secure-iot-stack-riscv/|title=MultiZone Secure IoT Stack, the First Secure IoT Stack for RISC-V|website=Hex Five Security|publisher=Hex Five Security, Inc.|accessdate =3 Mar 2019}}</ref>
 
== Tiếp nhận ==