Verilog, được tiêu chuẩn hóa thành IEEE 1364, là ngôn ngữ mô tả phần cứng (hardware description language, viết tắt: HDL) được sử dụng để mô hình hóa các hệ thống điện tử. Nó được sử dụng phổ biến nhất trong thiết kế và xác minh các mạch kỹ thuật sốtrừu tượng mức chuyển thanh ghi. Nó cũng được sử dụng trong việc xác minh các mạch tương tựmạch tín hiệu hỗn hợp, cũng như trong thiết kế các mạch di truyền.[1] Vào năm 2009, tiêu chuẩn Verilog (IEEE 1364-2005) đã được hợp nhất vào tiêu chuẩn SystemVerilog, tạo ra tiêu chuẩn IEEE 1800-2009. Kể từ đó, Verilog chính thức là một phần của ngôn ngữ SystemVerilog. Phiên bản hiện tại là tiêu chuẩn IEEE 1800-2017.[2]

Verilog
Mẫu hìnhStructured
Xuất hiện lần đầu1984 (1984)
Phiên bản ổn định
IEEE 1364-2005 / 9 tháng 11 năm 2005; 16 năm trước (2005-11-09)
Kiểm tra kiểuStatic, weak
Phần mở rộng tên tập tin.v, .vh
Phương ngữ
Verilog-AMS
Ảnh hưởng từ
C, Fortran
Ảnh hưởng tới
SystemVerilog

Tổng quanSửa đổi

Ví dụSửa đổi

Một ví dụ đơn giản về hai flip-flop sau:

Phần mềm mô phỏngSửa đổi

Để biết thông tin về trình giả lập Verilog, hãy xem danh sách trình giả lập Verilog.

Xem thêmSửa đổi

Tài liệu bổ sungSửa đổi

Ngôn ngữ tương tựSửa đổi

Tham khảoSửa đổi

  1. ^ Nielsen AA, Der BS, Shin J, Vaidyanathan P, Paralanov V, Strychalski EA, Ross D, Densmore D, Voigt CA (2016). “Genetic circuit design automation”. Science. 352 (6281): aac7341. doi:10.1126/science.aac7341. PMID 27034378.
  2. ^ 1800-2017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language
Ghi chú

Liên kết ngoàiSửa đổi

Hướng dẫn và tài nguyên chungSửa đổi

Tiêu chuẩn phát triểnSửa đổi

Phần mở rộng ngôn ngữSửa đổi

  • Verilog AUTOs - Một hệ thống nhận xét meta mã nguồn mở để đơn giản hóa việc duy trì mã Verilog.