Wikipedia

Khác biệt giữa bản sửa đổi của “RISC-V”

Duyệt lịch sử tương tác
← Thay đổi trướcThay đổi sau →
Nội dung được xóa Nội dung được thêm vào
Trực quanMã wiki
Đã cứu 6 nguồn và đánh dấu 0 nguồn là hỏng.) #IABot (v2.0.8
Dòng 77:
Tập lệnh có [[chiều rộng]] thay đổi và có thể mở rộng để có thể thêm nhiều bit mã hóa. Không gian cho phiên bản kéo dài 128 bit của ISA được dành riêng vì 60 năm kinh nghiệm trong ngành đã chỉ ra rằng lỗi không thể phục hồi nhất trong thiết kế tập lệnh là thiếu không gian địa chỉ bộ nhớ. {{Tính đến|2016}}, ISA 128 bit vẫn chưa được xác định một cách cố ý, vì có quá ít kinh nghiệm thực tế với các hệ thống bộ nhớ lớn như vậy.<ref name="isa"/> Có các đề xuất để thực hiện các hướng dẫn có độ rộng thay đổi lên tới 864 bit.<ref name="isa" /><ref>{{Chú thích web|url=http://svn.clifford.at/handicraft/2019/rvlonginsn/README|title=Alternative proposal for instruction length encoding|author=Wolf|first=Clifford|website=Cliffords Subversion Servier|publisher=Clifford Wolf|accessdate =ngày 24 tháng 4 năm 2019}}</ref>
 
RISC-V cũng hỗ trợ sử dụng học thuật của các nhà thiết kế. Sự đơn giản của tập hợp số nguyên cho phép các bài tập cơ bản của học sinh. Tập hợp con số nguyên là một phần mềm cho phép ISA đơn giản để điều khiển các máy nghiên cứu. ISA có độ dài thay đổi cho phép mở rộng cho cả bài tập và nghiên cứu của sinh viên.<ref name="isa"/> Tập lệnh đặc quyền riêng biệt cho phép nghiên cứu hỗ trợ hệ điều hành mà không cần thiết kế lại trình biên dịch.<ref name="isapriv">{{Chú thích web|url=https://riscv.org/specifications/privileged-isa/|title=Draft Privileged ISA Specification 1.9|author=Waterman|first=Andrew|author2=Lee|first2=Yunsup|website=RISC-V|publisher=RISC-V Foundation|accessdate=ngày 30 tháng 8 năm 2016|author3=Avizienas|first3=Rimas|author4=Patterson|first4=David|authorlink4=David Patterson (computer scientist)|author5=Asanović|first5=Krste|authorlink5=Krste Asanović|archive-date=2018-08-26|archive-url=https://web.archive.org/web/20180826095957/https://riscv.org/specifications/privileged-isa/}}</ref> Tài sản trí tuệ mở của RISC-V cho phép các thiết kế của nó được xuất bản, tái sử dụng và sửa đổi.<ref name="isa" />
{{Chú thích web|url=https://riscv.org/specifications/privileged-isa/|title=Draft Privileged ISA Specification 1.9|author=Waterman|first=Andrew|author2=Lee|first2=Yunsup|website=RISC-V|publisher=RISC-V Foundation|accessdate =ngày 30 tháng 8 năm 2016|author3=Avizienas|first3=Rimas|author4=Patterson|first4=David|authorlink4=David Patterson (computer scientist)|author5=Asanović|first5=Krste|authorlink5=Krste Asanović}}</ref> Tài sản trí tuệ mở của RISC-V cho phép các thiết kế của nó được xuất bản, tái sử dụng và sửa đổi.<ref name="isa" />
 
== Phần mềm ==
Hàng 91 ⟶ 90:
Các công cụ phần mềm RISC-V có sẵn bao gồm chuỗi công cụ [[Bộ trình dịch GNU]] (GCC) (với GDB, trình gỡ lỗi), chuỗi công cụ LLVM, trình giả lập OVPsim (và thư viện Mô hình bộ xử lý nhanh RISC-V), trình giả lập Spike và trình giả lập trong QEMU.
 
Hỗ trợ hệ điều hành tồn tại cho nhân [[Linux]], [[FreeBSD]] và NetBSD, nhưng các hướng dẫn chế độ giám sát không được chuẩn hóa {{Tính đến|2019|03|14}},<ref name="isapriv"/> vì vậy hỗ trợ này là tạm thời. [[Porting|Port]] cho FreeBSD sơ bộ cho kiến trúc RISC-V đã được cập nhật vào tháng 2 năm 2016 và được port trong FreeBSD 11.0.<ref name="freebsdriscv"/><ref name="freebsdriscv-committed"/> Các port của [[Debian]]<ref>{{Chú thích web|url=https://groups.google.com/a/groups.riscv.org/forum/#!msg/sw-dev/u4VcUtB9r94/4HiFYBhXAAAJ|title=Debian GNU/Linux port for RISC-V 64|author=Montezelo|first=Manuel|website=Google Groups|accessdate =ngày 19 tháng 7 năm 2018}}</ref> và [[Fedora]]<ref>{{Chú thích web|url=https://fedoraproject.org/wiki/Architectures/RISC-V|title=Architectures/RISC-V|website=Fedora Wiki|publisher=Red Hat|accessdate =ngày 26 tháng 9 năm 2016}}</ref> đang ổn định. Một port của Das U-Boot cũng có sẵn.<ref>{{Chú thích web|url=https://groups.google.com/a/groups.riscv.org/forum/#!topic/sw-dev/j63wzz2ylY8|title=U-Boot port on RISC-V 32-bit is available|author=Begari|first=Padmarao|website=Google Groups|publisher=Microsemi|accessdate =ngày 15 tháng 2 năm 2017}}</ref> UEFI Spec v2.7 đã xác định ràng buộc RISC-V và một port [[UEFI|TianoCore]] đã được thực hiện bởi các kỹ sư HPE<ref>{{GitHub|HewlettPackard/RiscVEdk2}}</ref> và dự kiến sẽ được đưa lên luồng trên. Có một port sơ bộ của hạt nhân seL4.<ref>{{Chú thích web|url=https://docs.sel4.systems/Hardware/RISCV.html|title=RISC-V, seL4|author=Almatary|first=Hesham|website=seL4 Documentation|publisher=Commonwealth Scientific and Industrial Research Organisation (CSIRO)|accessdate =ngày 13 tháng 7 năm 2018}}</ref><ref>{{Chú thích web|url=https://github.com/heshamelmatary|title=heshamelmatary|author=Almatary|first=Hesham|website=GitHub|accessdate =ngày 13 tháng 7 năm 2018}}</ref> Một trình giả lập tồn tại để chạy hệ thống RISC-V Linux trên [[trình duyệt web]] bằng [[JavaScript]].<ref>{{Chú thích web|url=https://riscv.org/software-tools/riscv-angel/|title=ANGEL is a Javascript RISC-V ISA (RV64) Simulator that runs riscv-linux with BusyBox.|website=RISCV.org|ngày truy cập=2019-08-06|archive-date=2018-11-11|archive-url=https://web.archive.org/web/20181111215351/https://riscv.org/software-tools/riscv-angel/}}</ref> Hex Five đã phát hành Stack IoT bảo mật đầu tiên cho RISC-V với sự hỗ trợ [[FreeRTOS]].<ref>{{Chú thích web|url=https://hex-five.com/first-secure-iot-stack-riscv/|title=MultiZone Secure IoT Stack, the First Secure IoT Stack for RISC-V|website=Hex Five Security|publisher=Hex Five Security, Inc.|accessdate =3 Mar 2019}}</ref>
 
== Tiếp nhận ==
Hàng 99 ⟶ 98:
* SiFive, một công ty được thành lập để phát triển phần cứng RISC-V, có các mẫu bộ xử lý được phát hành vào năm 2017.<ref>{{Chú thích web|url=https://www.sifive.com/products/hifive1/|title=HiFive1|website=SiFive|accessdate = ngày 10 tháng 7 năm 2018}}</ref><ref>{{Chú thích web|url=https://www.crowdsupply.com/sifive/hifive1/|title=Hi-Five1: Open-source Arduino-Compatible Development Kit|author=SiFive|website=Crowd Supply|accessdate =ngày 2 tháng 12 năm 2016}}</ref> Chúng bao gồm [[Hệ thống trên một vi mạch|hệ thống]] lõi tứ RISC-V SoCa, SoC 64 bit.<ref>{{Chú thích web|url=https://www.sifive.com/chip-designer#fu540|title=FU540 SoC CPU|website=SiFive|accessdate = ngày 24 tháng 10 năm 2018 |ref=FU540}}</ref>
* Syntacore,<ref>{{Chú thích web|url=https://syntacore.com/|title=Syntacore|accessdate = ngày 11 tháng 12 năm 2018}}</ref> một thành viên sáng lập của Tổ Chức RISC-V và là một trong những nhà cung cấp IP RISC-V thương mại đầu tiên, phát triển và cấp phép cho gia đình RISC-V IP kể từ năm 2015. Kể từ năm {{Tính đến|2018}}, dòng sản phẩm bao gồm tám lõi 32 và 64 bit, bao gồm lõi MCU mã nguồn mở SCR1.<ref>{{Chú thích web|url=https://github.com/syntacore/scr1|title=SCR1, open-source RISC-V core|accessdate = ngày 11 tháng 12 năm 2018}}</ref> SoC thương mại đầu tiên, dựa trên IP Syntacore đã được công nhận vào năm 2016.<ref>{{Chú thích web|url=https://riscv.org/2016/12/5th-risc-v-workshop-proceedings/|title=RISC-V workshop proceedings|accessdate = ngày 11 tháng 12 năm 2018}}</ref>
* Công Ty Công Nghệ Andes (Andes Technology Corporation), thành viên sáng lập của Tổ Chức RISC-V<ref>{{Chú thích web|url=https://riscv.org/membership/1581/andes-technology/|title=Andes Technology|website=RISC-V Foundation|accessdate = ngày 10 tháng 7 năm 2018|archive-date=2020-05-13|archive-url=https://web.archive.org/web/20200513041633/https://riscv.org/membership/1581/andes-technology/}}</ref> đã gia nhập liên minh vào năm 2016, đã phát hành hai lõi RISC-V đầu tiên vào năm 2017. Các lõi, N25 và NX25, đi kèm với một hệ sinh thái thiết kế hoàn chỉnh và một số lượng đối tác của RISC-V. Andes đang tích cực thúc đẩy sự phát triển của hệ sinh thái RISC-V và dự kiến sẽ phát hành một số sản phẩm RISC-V mới trong năm 2018.
* Codasip và UltraSoC đã phát triển tài sản trí tuệ được hỗ trợ đầy đủ cho các SOC nhúng RISC-V kết hợp các lõi RISC-V của Codasip và IP khác với gỡ lỗi, tối ưu hóa và phân tích của UltraSoC.<ref>{{Chú thích web|url=http://www.electronicsweekly.com/news/business/codasip-ultrasoc-combine-risc-v-2016-11/|title=Codasip and UltraSoC Combine on RISC-V|author=Manners|first=David|website=Electronics Weekly|publisher=Metropolis International Group, Ltd.|accessdate =ngày 23 tháng 11 năm 2016}}</ref>
* Imperas đã phát triển một nhóm các mô hình bộ xử lý nhanh cho các tập hợp con khác nhau của các biến thể RV RV32GC và RV64GC là một phần của phân phối giả lập chính xác tập lệnh OVPsim được sử dụng để phát triển phần mềm nhúng.
Hàng 155 ⟶ 154:
 
== Chú thích ==
{{Tham khảo|30em|refs=<ref name="contributors">{{chú thích web |url=https://riscv.org/contributors/ |title=Contributors |website=riscv.org |publisher=Regents of the University of California |accessdate =ngày 25 tháng 8 năm 2014 |archive-date=2018-06-13 |archive-url=https://web.archive.org/web/20180613234241/https://riscv.org/contributors/ }}</ref>
<ref name="isa">{{chú thích web |last=Waterman |first=Andrew |last2=Asanović |first2=Krste |author-link2=Krste Asanović |title=The RISC-V Instruction Set Manual, Volume I: Base User-Level ISA version 2.2 |id=EECS-2016-118 |url=https://riscv.org/specifications/ |publisher=University of California, Berkeley |accessdate =ngày 25 tháng 5 năm 2017}}</ref>
<ref name="rocketsspeed">{{chú thích web |title=Rocket Core Generator |url=https://riscv.org/download.html#tab_rocket |website=RISC-V |publisher=Regents of the University of California |accessdate =ngày 1 tháng 10 năm 2014 |archive-date=2014-09-26 |archive-url=https://web.archive.org/web/20140926222655/http://riscv.org/download.html#tab_rocket }}</ref>
<ref name="shakti">{{chú thích web |title=SHAKTI Processor Project |url=http://rise.cse.iitm.ac.in/shakti.html |publisher=Indian Institute of Technology Madras |accessdate =ngày 15 tháng 9 năm 2014 |archive-date=2017-08-21 |archive-url=https://web.archive.org/web/20170821040554/http://rise.cse.iitm.ac.in/shakti.html }}</ref>
<ref name="riscstart">{{cite journal |last=Patterson |first=David A. |author-link=David Patterson (computer scientist) |last2=Ditzel |first2=David R. |title=The Case for the Reduced Instruction Set Computer |journal=ACM SIGARCH Computer Architecture News |date=October 1980 |volume=8 |issue=6 |page=25 |doi=10.1145/641914.641917}}</ref>
<ref name="amber">{{chú thích web |title=Amber ARM-compatible core |url=http://opencores.org/project,amber |website=OpenCores |accessdate =ngày 26 tháng 8 năm 2014}}</ref>
Lấy từ “https://vi.wikipedia.org/wiki/RISC-V”